台积电更新SoIC 3D芯片封装堆叠技能道路 日音讯，在北美技能研讨会上，台积电更新发布 SoIC 3D 堆叠技能道路图，清晰了未来几年的技能演进方向。

  IT之家注：SoIC 全称 System on Integrated Chips，是台积电开发的 3D IC 封装技能，经过笔直堆叠多个芯片完成高功能、高密度的集成。

  比较传统封装，SoIC 运用混合键合技能完成芯片间的直接互连，大幅度缩短信号途径，下降功耗与推迟，适用于高功能核算与 AI 芯片。

  数据显现，F2B 规划的信号密度仅为 1500 个 / mm。比较之下，F2F 堆叠经过混合铜键合技能直接衔接两块芯片的金属层，无需运用 TSV，信号密度大幅度的进步至 14000 个 / mm，让芯片间的通讯功能挨近片内互连水平。

  富士通的 Monaka 处理器是该技能的首个重量级使用。这款面向数据中心的 CPU 具有 144 个 Armv9 中心，其核算模块选用台积电 N2 工艺制作，并经过 F2F 方法堆叠在 N5 工艺的 SRAM 芯片之上。